RC 时序通过 1 ps 对照门槛。

在真实 sky130 / gf180 提取网络上加入有效电容、驱动端非线性波形和接收端 slew。使用相同 Liberty、SDC、完整非零 RC SPEF，与 OpenSTA 默认计算器对照；保持原有 1 ps 门槛。

模型补齐了什么

单元驱动采用有限斜坡 Thevenin 模型，求解有效电容并保留非线性波形尾部。接收端用逐负载 Elmore 一阶矩建立单极点阈值模型；输入端口采用显式指数响应约定。一阶矩和电压阈值延迟分别处理。

修复了已解析 Liberty 元数据的传递：GF180 的 30%–70% 阈值和 0.5 slew derate 会进入计算。阈值不再由库名推断。驱动电阻仍是 NLDM 延迟敏感度的代理值，属于明确的近似；没有声称获得晶体管直流参数、CCS 或串扰分析能力。

双 PDK 结果

每个 PDK 比对 8 个端点的 setup / hold，未约束端点为 0。完整重算与更新检查一致；实际时钟缓冲单元替换和恢复也通过增量 / 完整一致性验证。

精度验收 passed，完整流程仍为 partial。GF180 保留 4 个 hold 违例，最差约 −635.5 ps。现有 sky130 基准的名义 setup / hold 满足约束，但 hold 裕量仅约 0.247 ps。通过 1 ps 对照门槛不等于签核，后续仍需物理时序修复及更完整的验证。

后布线反馈链路

重新运行双 PDK 的真实布线与提取，包含 CEC、512 向量仿真、原始 GDS / DEF 几何检查、供电及 tap 校验、时钟偏斜检查和负向控制。每个 PDK 19 个信号网、46 个信号端子均被覆盖；没有用零电阻文件替代真实寄生。完整 DRC / LVS 与完整 RTL-to-GDS 签核仍未完成。

证据与资源

常规测试 674 项通过；另有 3 项 CPU / CUDA f64 比对逐位一致。非线性 RC 波形在 CPU 上预计算成连续记录，两类传播后端使用相同记录；资源统计包含这一步。

独立电路最大时间差 0.0000844 ps。STA 双 PDK 验收耗时 0:01.24，峰值 RSS 120,312 KiB。包含综合、物理实现、外部提取与时序的联合验证耗时 0:14.38，峰值主机进程 RSS 404,008 KiB。这些是共享机器上小基准的完整流程测量，不是工业规模吞吐量结论。